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 カスタマイズ機能 (FPGA2)
ユーザ処理を、FPGAに組み込むことができます。 ※ FPGA開発KITパッケージ（VSC-5000）が必要です。
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・Virtex5 XCSVLX30T-2FFG665C対応。
※ FPGA 容量UPのカスタマイズも承ります。
・メモリ512MBの領域を自由に使えます。
・コンピュータに対してユーザタイミングで割り込みを発生できます。
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画像処理IP は標準機能と下記の機能があります。
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階調変換
画像の明るさ等、色の階調を変換。
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3×3 空間フィルタ
画像にハイパスフィルタ処理を施すと、
画像が先鋭化され、文字を強調。
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3×3 差分型エッジ検出フィルタ
画像にSobelフィルタ処理を施し、文字の輪郭を検出。
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膨張/ 収縮
収縮→膨張処理で雑音の除去。また、膨張→収縮処理は
ピンホールの除去に活用。
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ラベリング
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複数物体(256個)の画像処理を行うことができ、ラベリング処理後の画像も
キャプチャできます。
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| FPGA 開発KIT パッケージ
型式：VSC-5000 価格：\50,000（税込み \52,500）
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VSC-5000は、PEX-H531021,PEX-H531122に搭載されたカスタマイズできるFPGAの開発KITです。各種画像処理IP, FPGA作成プロジェクトファイル, ISPアプリケーションを提供します。
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・FPGA サンプルデザインプロジェクト
・ISPアプリケーション (FPGA書き換え）
・画像処理IP（ネットリスト）
最大画素濃度値4,096 階調
最大画素8,192 × 4,096 と4,096 × 4,096 の2種類
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・各種関数（Windows 用API）
・マニュアル
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標準機能（FPGA1搭載ハードウェア画像処理）
※ PEX-H530922には含まれません。
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面積
物体の欠陥検出等で物体の大き
さを判断。
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重心
物体の動きを解析したり、物体の
位置を検出。
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傾き角
ハンドで掴むときにワークの傾きを
判断。
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フェレ径
画像処理の探索範囲の限定や、
ハンドのワーク可動域等を取得。
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濃度ヒストグラム
画素の分布を求め、濃度変換や
2値化のしきい値決定に利用。
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射影
図形の存在位置や図形判断の
特徴量を取得。
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ハードウェア仕様
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項目
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機能
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高機能版
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標準機能版
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PEX-H531021
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PEX-H531122
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PEX-H530821
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PEX-H530922
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価格
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\176,000
(税込み\184,800)
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\98,000
(税込み\102,900)
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バス
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PCI Express(Gen1) x4レーン
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○
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○
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○
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○
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チャンネル
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コネクタ : HDR-EA26LFYPG1-SLG+(本多通信工業製)(相当品）
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1CH
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2CH
同時可
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1CH
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2CH
同時可
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CameraLink
入力方式
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Base Configuration
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○
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○
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○
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○
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Medium / Full Configuration
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○
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−
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○
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−
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対応カメラ
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RGB
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36/30/24
ビット
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24ビット
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36/30/24
ビット
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24ビット
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モノクロ 8 / 10 / 12 / 14 /16 ビット
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○
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○
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○
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○
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PoCLカメラ対応
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−
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○
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−
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○
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エリアセンサ:最大 65,535 × 4,095
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○
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○
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○
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○
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ラインセンサ:１ライン当たり 65,535ピクセル
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○
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○
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○
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○
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ピクセル
クロック
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85MHz
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○
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○
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○
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○
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カメラコントロール
（CC1〜CC4)
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トリガ出力 ：1パルス出力, インターバルタイマ出力, エンコーダカウンタ一致出力,
エンコーダカウンタアップ出力, 外部入力トリガ出力, 外部入力をスルー出力
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○
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○
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○
|
○
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シリアル通信
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1CH, 最大112.5kbps
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○
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○
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○
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○
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搭載メモリ
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ベース基板
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DDR2 512MB
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DDR2 512MB
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DDR2 512MB
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DDR2 512MB
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拡張基板
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DDR2 512MB
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DDR2 512MB
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−
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−
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ハードウェア
画像処理機能
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2値化, 面積値, 重心値, 濃度ヒストグラム, フェレ径, 慣性等価楕円の傾き角, 射影
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○
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○
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○
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−
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階調変換, 3×3空間フィルタ, 3×3差分型エッジ検出フィルタ, 膨張 / 収縮, ラベリング ※1
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○
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○
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−
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−
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画面走査の
画素並び替え
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○
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−
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○
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−
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デジタル
入出力
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フロントパネル面 ： フォトカプラ絶縁入出力共用 8点, コネクタ： DF11-10DP-2DS（相当品）
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○
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○
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○
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○
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ヘッダーコネクタ ： フォトカプラ絶縁入出力共用 8点, コネクタ： 17DE-13150-C（相当品）※2
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○
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○
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○
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○
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エンコーダ
カウンタ※2
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チャンネル（シングルエンド入力/差動入力対応）, カウンタ長
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1CH,
24ビット
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2CH,
24ビット
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1CH,
24ビット
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2CH,
24ビット
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カウンタ値比較レジスタ（各CH）
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2本
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2本
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2本
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2本
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カウントスタート ： エンコーダパルス入力, デジタル入力信号のエッジ, 原点信号（Z相）
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○
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○
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○
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○
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インターバル
タイマ
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1μs〜16,777,215μs単位で設定
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○
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○
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○
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○
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割り込み機能
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デジタル入力, フレームカウンタ, ラインカウンタ, インターバルタイマ周期一致,
エンコーダカウンタ一致
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○
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○
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○
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○
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FPGA開発KITパッケージ
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ハードウェア処理をFPGAにカスタマイズ ※1 |
○
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○
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−
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−
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| ※1 VSC-5000が必要です。 ※2 COP-5301が必要です。
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